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Circuito integrado 74LS112 Dual Flip-Flop J-K disparado por flanco negativo con Preset y Clear independientes en encapsulado DIP-16. Alta inmunidad al ruido para lógica secuencial.
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El circuito integrado 74LS112 contiene dos Flip-Flops J-K independientes con entradas de ajuste (PRESET) y borrado (CLEAR) asíncronas individuales. Cada biestable se conmuta con el flanco descendente del pulso de reloj (Negative-Edge Triggered). Es una evolución optimizada de los biestables JK que proporciona inmunidad al ruido superior y velocidades de operación de hasta 30 MHz en sistemas de control digital.
Dos Flip-Flops JK Independientes: Canales con entradas J, K, CLK, PRESET y CLEAR individuales.
Disparo por Flanco Negativo: Sincronización precisa en la transición de Alto a Bajo de la señal de reloj.
Entradas Asíncronas PRESET y CLEAR: Permiten establecer o borrar el estado de las salidas de forma prioritaria.
Encapsulado DIP-16 Through-Hole: Formato estándar para protoboards (Vcc = Pin 16, GND = Pin 8).
| Parámetro | Especificación |
| Modelo | 74LS112 / SN74LS112AN |
| Tipo de Biestable | Dual JK Edge-Triggered Flip-Flop |
| Frecuencia Máxima de Reloj | 30 MHz |
| Voltaje de Operación | 5V DC (Pin 16 = Vcc, Pin 8 = GND) |
| Encapsulado | DIP-16 Through-Hole |
Registros de Desplazamiento y Registros de Estado: Almacenamiento secuencial de palabras digitales.
Contadores Síncronos de Elevada Frecuencia: Reducción de variaciones de fase (skew) en tarjetas lógicas.
Prototipado Didáctico Avanzado: Proyectos de ingeniería electrónica e industrial.
Alimentación Estándar DIP-16: Conecte Vcc en el Pin 16 y GND en el Pin 8 (a diferencia del 74LS76).
Inactivar PRESET y CLEAR: Conecte estas patitas a 5V si se desea utilizar únicamente el control lógico por reloj y entradas J, K.